;
; 26 cycles, 5.2-usecs (20-MHz clock)
;
ISR_load_shift_registers
movf SBuff+0,W ; bit 7 byte
movwf PORTB ; data & CLK [ddddddd0]
bsf PORTB,0 ; shift data [ddddddd1]
movf SBuff+1,W ; bit 6 byte
movwf PORTB ;
bsf PORTB,0 ;
movf SBuff+2,W ; bit 5 byte
movwf PORTB ;
bsf PORTB,0 ;
movf SBuff+3,W ; bit 4 byte
movwf PORTB ;
bsf PORTB,0 ;
movf SBuff+4,W ; bit 3 byte
movwf PORTB ;
bsf PORTB,0 ;
movf SBuff+5,W ; bit 2 byte
movwf PORTB ;
bsf PORTB,0 ;
movf SBuff+6,W ; bit 1 byte
movwf PORTB ;
bsf PORTB,0 ;
movf SBuff+7,W ; bit 0 byte
movwf PORTB ;
bsf PORTB,0 ;
bcf STROBE ; set SR output latches
bsf STROBE ;